[野火] 第14章避免 Latch 的产生

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14.1 章节导读

本章主要讲解 Latch 是什么,以及它的产生、危害、如何避免等相关知识,目的是为了让大家在设计相关的电路时能够更加规范,从而避免出现不可预测的问题。

14.2 Latch 是什么

Latch 其实就是锁存器,是一种在异步电路系统中,对输入信号电平敏感的单元,用来存储信息。锁存器在数据未锁存时,输出端的信号随输入信号变化,就像信号通过一个缓冲器,一旦锁存信号有效,则数据被锁存,输入信号不起作用。因此,锁存器也被称为透明锁存器,指的是不锁存时输出对于输入是透明的。

14.3 Latch 的危害

之所以在这里讲关于 Latch 的问题是因为只有组合逻辑才会产生这种问题,产生 Latch 是我们在同步电路中尽量避免的,但并不表示 Latch 没有用的或者说是错误的,Latch 在异步电路中是非常有用的,只是我们设计的是同步电路,要尽量避免。在同步电路中 Latch 会产生不好的效果,如对毛刺敏感;不能异步复位,上电后处于不定态;还会让静态时序分析变得十分复杂;在 FPGA 的资源中,大部分器件没有锁存器这个东西,所以需要用使用寄存器来组成锁存器所以会占用更多逻辑资源;在 ASIC 设计中,锁存器也会带来额外的延时和 DFT,并不利于提高系统的工作频率,所以要避免产生。在这里我们把会产生组合逻辑的几种情况列举出来,希望大家以后能够避免出现类似的问题。

14.4 几种产生 Latch 的情况

关于 Latch 的介绍如果能够理解原理最好,如对原理理解不透彻可以先记住规范的写法,避免产生不可控的因素,从而综合出更好的电路。以下不规范的 3 种产生 Latch 的写法一定要尽量避免。

1. 组合逻辑中 if 语句没有 else

根据上面 RTL 代码综合出的 RTL 视图如图 14-1 所示,我们可以看到其结构相当的复杂,红色中的结构即为 Latch 锁存器在综合后的界面的“Messages”窗口中提示输出有“latch”产生,此时我就应该关注一下此“latch”是否真的是我们有意产生的。

2. 组合逻辑中 case 的条件不能够完全列举时且不写 default

根据上面 RTL 代码综合出的 RTL 视图如图 14-4 所示,我们可以看到也产生了 latch。

3. 组合逻辑中输出变量赋值给自己。

根据上面 RTL 代码综合出的 RTL 视图如图 14-5 所示,我们可以看到产生了 Latch。

14.5 章末总结

本章重点讲解了 Latch 是什么、产生的原因以及如何避免 Latch 的产生,我们为大家进行了总结,大家一定要记住:在组合逻辑中一定要避免输出信号处于不定的状态,一定要让输出无论在任何条件下都有一个已知的状态,就可以避免 Latch 的产生。Latch 作为一种基本电路单元,会影响到电路的时序性能,应尽量避免使用,但出现 Latch 造成设计与意图不符的情况,是由于设计人员代码不规范造成的。但也随着综合器越来越优化使之可以更精准的识别出该代码是否为设计者真正想要的 Latch,并给出必要的提示。